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无采保流水线型ADC中比较器失调后台校准方法与FPGA实现

赵浩男 郭轩 周磊 吴旦昱 武锦

赵浩男, 郭轩, 周磊, 吴旦昱, 武锦. 无采保流水线型ADC中比较器失调后台校准方法与FPGA实现[J]. 微电子学与计算机, 2021, 38(9): 93-98.
引用本文: 赵浩男, 郭轩, 周磊, 吴旦昱, 武锦. 无采保流水线型ADC中比较器失调后台校准方法与FPGA实现[J]. 微电子学与计算机, 2021, 38(9): 93-98.
ZHAO Haonan, GUO Xuan, ZHOU Lei, WU Danyu, WU Jin. Background calibration and FPGA implementation of comparator offset in SHA-less pipelined ADC[J]. Microelectronics & Computer, 2021, 38(9): 93-98.
Citation: ZHAO Haonan, GUO Xuan, ZHOU Lei, WU Danyu, WU Jin. Background calibration and FPGA implementation of comparator offset in SHA-less pipelined ADC[J]. Microelectronics & Computer, 2021, 38(9): 93-98.

无采保流水线型ADC中比较器失调后台校准方法与FPGA实现

基金项目: 

“高速高精度数模混合芯片”中国科学院战略性先导科技专项 XDC07020100

详细信息
    作者简介:

    赵浩男  男,(1994-),硕士研究生.研究方向为数模混合集成电路设计

    郭轩  男,(1990-),助理研究员.研究方向为数模混合集成电路设计

    周磊  男,(1986-),副研究员.研究方向为数模混合集成电路设计

    吴旦昱  男,(1985-),副研究员.研究方向为数模混合集成电路设计

    通讯作者:

    武锦(通讯作者)  女,(1978-),博士,研究员.研究方向为数模混合集成电路设计.E-mail: wujin@ime.ac.cn

  • 中图分类号: TN492

Background calibration and FPGA implementation of comparator offset in SHA-less pipelined ADC

  • 摘要: 为了解决超高速无采保流水线型ADC中比较器失调(包含孔径误差与静态比较器失调)对整体性能的影响问题,本文提出了一种后台数字校准方法.该方法通过在数字域对输出余差进行统计完成误差的检测,并在模拟域调节校准DAC完成误差的校准.校准基于余差均值之差和极值之和,分别对孔径误差和静态比较器失调进行迭代提取,避免了来自其他非理想因素的影响,提高了高频信号下ADC整体性能,有效提高了校准的稳定性.该方法应用于一款2.5 GS/s 12 bit ADC中,并基于FPGA进行实现.根据实际测试结果在输入信号频率为1.913 GHz时,校准后SNDR提高了8 dB.该校准方法降低了无采保流水线型ADC的设计难度和模拟电路的设计压力,为更高速、低功耗ADC设计提供了参考.
  • 图  1  12 bit流水线ADC结构示意图

    图  2  含孔径误差抖动的余差曲线

    图  3  比较器中的预放大器

    图  4  孔径误差校准框图

    图  5  静态比较器阈值失调校准极值

    图  6  校准前流水线第一级输出余差曲线

    图  7  校准后流水线第一级输出余差曲线

    图  8  校准前后性能曲线

  • [1] JAMES D, KUNNATH A T, PURUSHOTHAMAN A, et al. Mitigating aperture error in pipelined ADCs without a front-end sample-and-hold amplifier[C]// Proceedings of the 2018 31st International Conference on VLSI Design and 2018 17th International Conference on Embedded Systems (VLSID). Pune, India: IEEE, 2018: 7-12. DOI: 10.1109/VLSID.2018.29.
    [2] JU Y, LI F L, HE X J, et al. Aperture error reduction technique for subrange SAR ADC[C]// Proceedings of the 2016 14th IEEE International New Circuits and Systems Conference (NEWCAS). Vancouver, Canada: IEEE, 2016: 1-4. DOI: 10.1109/NEWCAS.2016.7604800.
    [3] XU W G, GAO Y F, LIU X D, et al. A 18mW 12bit 50MS/s SHA-less pipelined ADC[C]// Proceedings of the IEEE 12th IEEE International Conference on ASIC. Guiyang, China: IEEE, 2017: 776-779. DOI: 10.1109/ASICON.2017.8252591.
    [4] WANG C W, WANG X, DING Y, et al. A 14 bit 250MS/s low-power pipeline ADC with aperture error eliminating technique[C]// Proceedings of 2018 IEEE International Symposium on Circuits and Systems. Florence, Italy: IEEE, 2018: 1-5. DOI: 10.1109/ISCAS.2018.8351100.
    [5] BRANDOLINI M, SHIN Y J, RAVIPRAKASH K, etal. A 5GS/s 150mW 10b SHA-less pipelined/SAR Hybrid ADC for direct-sampling systems in 28nm CMOS[J]. IEEE Journal of Solid-State Circuits, 2015, 50(12): 2922-2934. DOI: 10.1109/JSSC.2015.2464684.
    [6] GINES A J, PERALIAS E J, RUEDA A. Fast background calibration of sampling timing skew in SHA-Less pipeline ADCs[J]. IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 2017, 25(10): 2966-2970. DOI: 10.1109/TVLSI.2017.2718625.
    [7] ZHU C Y, LIN J, WANG Z F. Background calibration of comparator offsets in SHA-less pipelined ADCs[J]. IEEE Transactions on Circuits and Systems II: Express Briefs, 2019, 66(3): 357-361. DOI: 10.1109/TCSII.2018.2854571.
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出版历程
  • 收稿日期:  2020-12-10
  • 修回日期:  2021-01-07
  • 刊出日期:  2021-09-05

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