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基于混合压缩结构的新型浮点乘法器设计

姚上上 沈立

姚上上, 沈立. 基于混合压缩结构的新型浮点乘法器设计[J]. 微电子学与计算机, 2021, 38(9): 74-78.
引用本文: 姚上上, 沈立. 基于混合压缩结构的新型浮点乘法器设计[J]. 微电子学与计算机, 2021, 38(9): 74-78.
YAO Shangshang, SHEN Li. Design of a new floating point multiplier based on hybrid compression structure[J]. Microelectronics & Computer, 2021, 38(9): 74-78.
Citation: YAO Shangshang, SHEN Li. Design of a new floating point multiplier based on hybrid compression structure[J]. Microelectronics & Computer, 2021, 38(9): 74-78.

基于混合压缩结构的新型浮点乘法器设计

详细信息
    作者简介:

    姚上上  男,(1996-),硕士研究生.研究方向为计算机体系结构. E-mail: 754169868@qq.com

    沈立  男,(1976-),博士,教授,研究方向为计算机体系结构

  • 中图分类号: TN492

Design of a new floating point multiplier based on hybrid compression structure

  • 摘要: 为了进一步提高浮点乘法器的性能,缩短浮点乘法器关键路径延时,提出了一种基于新型4-2压缩器和5-2压缩器的混合压缩结构.在Xillinx的xc7a35tcsg324开发板上,基于该结构实现了IEEE754标准的32位浮点乘法器.相较于现有的压缩方式,提出的新型压缩结构相较于现有的压缩方式,所使用的LUT资源减少了45,关键路径延时减少了0.004 ns.与传统浮点乘法器相比,关键路径延时由6.022 ns缩短至4.673 ns,提升了浮点乘法器的运算性能.
  • 图  1  浮点乘法器结构

    图  2  Booth编码卡诺图

    图  3  传统的3-2压缩器(左)和4-2压缩器(右)

    图  4  优化后的4-2压缩器

    图  5  优化后的5-2压缩器

    图  6  Wallace Tree结构

    表  1  基4Booth编码

    b[n+1] b[n] b[n-1] 部分积
    0 0 0 +0
    0 0 1 +A
    0 1 0 +A
    0 1 1 +2A
    1 0 0 -2A
    1 0 1 -A
    1 1 0 -A
    1 1 1 -0
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    表  2  4-2压缩器性能对比

    主要功耗/W 关键路径延时/ns
    新型4-2压缩器 0.215 1.899
    文献[4]中4-2压缩器 0.216 2.362
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    表  3  Wallace Tree性能对比

    MUXs XORs Slice LUTs 关键路径延时/ns
    新型
    WallaceTree
    11 23 1 607 4.673
    文献[5]中
    WallaceTree
    12 24 1 652 4.677
    传统
    Wallace Tree
    12 24 1 559 6.022
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    表  4  浮点乘法器性能对比

    主要功耗/W 最高运行频率/MHz
    新型浮点乘法器 0.329 214
    传统浮点乘法器 0.333 166
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出版历程
  • 收稿日期:  2020-12-14
  • 修回日期:  2020-12-30
  • 刊出日期:  2021-09-05

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